半导体行业正在加紧在先进封装方面的努力，这种方法在新的复杂芯片设计中变得越来越普遍。
代工厂、OSAT 和其他公司正在推出下一波先进封装技术，例如 2.5D/3D、小芯片和扇出，并且他们正在开发更奇特的封装技术，这些技术有望提高性能、降低功耗并缩短封装时间。市场。每种封装类型都不同，需要权衡取舍。和以前一样，先进封装背后的想法是将复杂的管芯组装在一个封装中，从而创建系统级设计。但先进封装面临一些技术和成本挑战。
高级封装并不新鲜。多年来，该行业一直在封装中组装模具。但由于成本原因，高级封装通常用于高端应用。
然而，今天，出于多种原因，先进封装正成为开发复杂芯片设计的一种更可行的选择。通常，为了推进设计，业界会开发一种片上系统(SoC)，使用芯片缩放以将不同的功能安装到单个单片芯片上。但是，每个节点的扩展都变得越来越困难和昂贵，并不是所有的事情都可以从扩展中受益。
恰当的例子：英特尔是芯片微缩的长期支持者，由于各种制造故障，其 10nm 工艺遇到了几次延迟。英特尔现在正在加速其 10nm 设计，但最近由于良率问题推迟了 7nm。虽然该公司发誓将解决这个问题并继续扩大芯片规模，但它也在通过加大封装力度来对冲赌注。
另外两家领先的芯片制造商三星和台积电正在推进 5nm 及以上的芯片微缩。但三星和台积电以及其他代工厂也在扩大封装力度。而提供第三方封装服务的OSAT 也在不断开发新的高级封装。
先进封装并不能解决芯片设计中的所有问题。芯片缩放仍然是一种选择。然而，正在发生变化的是新的封装技术更具竞争力。
Brewer Science的 WLP 材料执行董事 Kim Yess 说：“当缩小节点的偏好不再是明确的选择时，封装确实是完成所需的下一个阶段。 ” “创造性的架构可以使有源和无源器件的成熟大批量制造能够以这样的方式进行封装，从而使性能结果更加稳健并具有更低的拥有成本。”
没有一种封装类型可以满足所有需求。“选择取决于应用程序，这决定了封装架构的外观。这完全取决于您想要的性能和终端设备所需的外形尺寸，”Yess 说。
因此，供应商正在开发几种类型。以下是一些最新技术：
ASE 和 TSMC 正在开发带有硅桥的扇出。扇出用于将管芯集成到封装中，桥接提供从一个管芯到另一个管芯的连接。
台积电正在为高端芯片堆叠技术 2.5D 开发硅桥。
几家公司正在开发小芯片，这是一种集成芯片并将它们连接到一个封装中的方法。英特尔和其他公司正在为小芯片开发新的芯片到芯片互连规范。
光互联论坛 (OIF) 正在为小芯片开发新的芯片到芯片规范，以实现新的通信设计。
为什么要封装？
几十年来，芯片制造商每 18 到 24 个月推出一种晶体管密度更高的新工艺技术。在这种节奏下，供应商推出了基于该工艺的新芯片，使设备具有更高的晶体管密度和具有更大价值的新电子产品。
但是在高级节点上维护这个公式变得越来越困难。芯片变得更复杂，功能更小，IC设计和制造成本飙升。同时，完全扩展节点的节奏已从 18 个月延长至 2.5 年或更长。
“如果将 45nm 与当今正在发生的 5nm 进行比较，我们会看到晶圆成本增加了 5 倍。这是由于制造该设备所需的处理步骤数量，” TEL America副总裁兼副总经理 Ben Rathsack 说。
由于设计成本飙升，能够负担得起开发尖端设备的供应商越来越少。许多芯片不需要高级节点。
但许多设计仍然需要先进的工艺。“如果你一直遵循摩尔定律，你会认为扩展或创新正在停止。老实说，这不是真的。设备的数量以及它们的传播方式正在以强劲的速度增长，”Rathsack 说。
缩放仍然是新设计的一种选择，尽管许多人正在寻找先进封装等替代方案。UMC业务发展副总裁 Walter Ng 表示：“这种势头正在推动更多应用中的更多客户探索替代解决方案，而不是昂贵的尖端硅片上的大型单芯片解决方案。”. “我们总是会朝着需要更复杂功能的方向发展。这通常意味着更大的芯片。我们一直通过迁移到下一个技术节点的能力来管理这一点，这带来了同样的成本和功耗挑战。我们现在正处于这种能力开始不再可行的地步，替代解决方案正成为必须。先进的封装解决方案与创新的互连方法相结合，提供了其中一些有吸引力的替代方案。但我们需要记住，所涉及的芯片经济性将决定最终的实施。”
几十年来，包装是事后才想到的。它只是封装了一个芯片。在制造流程中，芯片制造商在晶圆厂的晶圆上加工芯片。然后，将芯片切割并组装成简单的传统封装。
传统封装成熟且价格低廉，但在电气性能和互连密度方面受到限制。这就是高级封装的用武之地。它可以通过系统中的更多 I/O 实现更高的性能。
2.5D 与扇出
市场上有几种先进的封装类型，例如 2.5D/3D 和扇出。这两种类型都在向更多功能和 I/O 发展，支持更大、更复杂的芯片。
扇出是一种晶圆级封装技术，其中芯片封装在晶圆中。在封装领域，扇出适合中高端空间。Amkor、ASE、JCET 和 TSMC 销售扇出封装。
在扇出的一个示例中，DRAM 管芯堆叠在封装中的逻辑芯片上。这使内存更接近逻辑，从而实现更多带宽。
扇出封装由裸片和再分配层 (RDL) 组成。RDL 是将封装的一部分电连接到另一部分的铜金属互连。RDL 是通过线和空间来测量的，它们是指金属走线的宽度和间距。
扇出分为两部分——标准和高密度。针对消费类和移动应用，标准密度扇出被定义为具有少于 500 个 I/O 和大于 8μm 线和空间的 RDL 的封装。面向高端应用的高密度扇出具有 500 多个 I/O，RDL 小于 8μm 线和空间。
在高端，供应商正在开发具有 2μm 线/空间及以上 RDL 的扇出。“为了跟上当今的带宽和 I/O 要求，RDL 线宽和间距要求越来越小，并且正在采用类似于BEOL连接的方式进行处理，使用铜镶嵌工艺来实现更小的线宽，” Coventor工艺集成工程师 Sandy Wen 说，一家 Lam 研究公司，在博客中。
为了制作扇出封装，使用环氧树脂模塑料将管芯放置在类似晶片的结构中。形成 RDL。切割各个管芯，形成一个封装。
扇出有一些挑战。当模具放置在复合材料中时，它们可以在此过程中移动。这种称为裸片移位的效应会影响良率。
曾经，扇出的 I/O 数量受到限制。现在，高密度扇出正朝着更高的 I/O 数量发展，并侵入 2.5D 占据的高端领域。
2.5D是一种高端芯片堆叠封装技术。扇出不会取代 2.5D。但是扇出更便宜，因为它不需要像 2.5D 这样的插入器。
尽管如此，高密度扇出正在支持更多更大的芯片，这需要更大的封装。通常，包装界在这里使用术语“标线”。在芯片生产中，标线或掩模是 IC 设计的主模板。分划板可以容纳最大约 858 平方毫米的芯片尺寸。如果芯片更大，芯片制造商将在多个掩模版上加工芯片。
例如，一个大芯片可能需要两个分划板（2X 分划板尺寸）。然后，在生产流程中，将两个标线分别开发并缝合在一起，这是一个昂贵的过程。
与此同时，台积电正在运送 1.5 倍标线尺寸的扇出封装。台积电集成互连与封装副总裁 Douglas Yu 表示：“我们的目标是在今年第四季度将 1.7 倍的光罩尺寸投入生产。” “2.5X 标线片将在 21 年第一季度合格。”
更大的扇出封装为客户提供了一些新的选择。假设您想要一个具有高带宽内存(HBM) 的软件包。在 HBM 中，DRAM 裸片相互堆叠，从而为系统提供更多带宽。
HBM 主要用于高端和昂贵的 2.5D 封装。现在，随着封装尺寸的增大，ASE 和 TSMC 正在开发支持 HBM 的更便宜的扇出封装。
还有其他新选择。ASE 和 TSMC 正在开发带有硅桥的扇出。英特尔是第一家开发硅桥的公司。在高端封装中，桥接器是一小块硅片，可将封装中的一个裸片连接到另一个裸片。桥接器被定位为比 2.5D中介层更便宜的替代品。
Bridges 承诺为扇出带来新的功能。例如，台积电的传统扇出具有 40μm 间距和 3 个 RDL 层，线/间距为 2μm-2μm。“（台积电的硅桥）技术可以将局部间距减小到25μm，以节省芯片面积。0.4μm 和 0.4μm 的 RDL 线和空间提供了更高的互连密度，”Yu 说。
与此同时，2.5D 不会消失。有些人正在开发具有更多 I/O 的大型设备架构。目前，2.5D 是这里唯一的选择。
在 2.5D 中，管芯堆叠在插入器顶部，插入器包含硅通孔 (TSV)。中介层充当芯片和电路板之间的桥梁，提供更多的 I/O 和带宽。
在一个示例中，供应商可以将 FPGA 与四个 HBM 立方体结合起来。仅在一个立方体中，三星最新的 HBM2E 技术就将 8 个 10nm 级 16 Gb DRAM 芯片堆叠在一起。这些裸片使用 40,000 个 TSV 连接，实现了 3.2Gbps 的数据传输速度。
与扇出一样，2.5D 也在不断扩展。例如，台积电正在开发 2.5D 的硅桥，为客户提供更多选择。台积电正在研发 1.5X 标线版（4 HBM）和 3.0X 标线尺寸（8 HBM）。
总而言之，2.5D 仍然是高端的选择，但扇出正在缩小差距。那么扇出如何与 2.5D 叠加呢？在一篇论文中，将其扇出技术 FOCoS 称为 ASE 的论文将其两种扇出封装类型（先芯片和后芯片）与 2.5D 进行了比较。每个包由一个 ASIC 和 HBM 组成。目标是比较翘曲、低 k 介电应力、中介层/RDL 应力、接头可靠性和热性能。
“由于组合芯片和叠层基板之间的 CTE 失配较小，两种 FOCoS 封装类型的翘曲低于 2.5D，” ASE 的Wei-Hong Lai 在论文中说。“FOCoS 在先芯片和后芯片的（低 k）应力均低于 2.5D。”
2.5D 互连铜的应力低于扇出。“2.5D、chip-first FOCoS和chip-last FOCoS具有相似的热性能，对于大功率应用来说都足够好，”赖说。
更多选项——小芯片、SiP
除了 2.5D 和扇出，客户还可以开发定制的高级封装。选项包括 3D-IC、小芯片、多芯片模块 (MCM) 和系统级封装 (SiP)。从技术上讲，这些不是包类型。它们是用于开发自定义包的架构或方法。
根据 ASE， SiP是一种定制封装或模块，由功能性电子系统或子系统组成。SiP 涉及工具箱中的各种技术，其中可能包括不同的设备、无源器件和互连方案等。从这些选项中进行选择，客户可以开发定制的 SiP 封装以满足其要求。
小芯片是另一种选择。借助小芯片，芯片制造商可能在库中拥有模块化芯片或小芯片的菜单。小芯片可以在不同的节点上具有不同的功能。客户可以混合和匹配小芯片，并使用裸片到裸片互连方案将它们连接起来。
小芯片可能会解决一个主要问题。在高级节点上，单片芯片体积大且价格昂贵。使用小芯片，客户可以将较大的芯片分解成较小的部分，从而降低成本并提高产量。TechSearch International 总裁 Jan Vardaman 说：“我们喜欢说小芯片将单片芯片分解成多个部分，然后制造这些部分，但它们仍然作为单个芯片起作用。”
还有其他好处。“最终，封装技术是关于增加密度和降低功率，允许小芯片连接在一个封装中，其功能匹配或超过单片 SoC 的功能。这种方法的好处包括更低的成本、更大的灵活性和更快的上市时间，”英特尔工艺和产品集成总监 Ramune Nagisetty 在最近的一次演讲中说。
使用小芯片方法，供应商可以开发 3D-IC 或 MCM。MCM集成芯片并将它们连接到一个模块中。3D-IC可以有多种形式。它可能涉及在内存上堆叠逻辑或在包中的逻辑上堆叠逻辑。
一方面，英特尔开发了各种类似小芯片的架构。该公司拥有开发这些架构的内部部件，包括其自己的 IP 块、硅桥和裸片到裸片互连技术。
图 1：使用英特尔桥接和 Foveros 技术的 2.5D 和 3D 技术。资料来源：英特尔
芯片到芯片的互连至关重要。它将封装中的一个裸片连接到另一个裸片。每个裸片由一个带有物理接口的 IP 块组成。一个具有通用接口的芯片可以通过短距离导线与另一个芯片通信。
该行业正在开发几种芯片对芯片接口技术——高级接口总线 (AIB)、线束 (BoW)、CEI-112G-XSR 和 OpenHBI。
Open Domain-Specific Architecture (ODSA) 小组正在开发其中的两个接口——BoW 和 OpenHBI。OpenHBI 是一种源自 HBM 标准的 die-to-die 互连技术。BoW 支持各种包。两者都在研发中。
英特尔的 die-to-die 技术称为 AIB。英特尔还在开发符合 AIB 的小芯片或磁贴。该公司已经开发了 10 个模块，还有 10 个模块正在开发中，例如收发器、数据转换器、硅光子学和机器学习加速器。
在英特尔继续开发小芯片的同时，其他设备制造商也可以获得 AIB 技术并使用他们自己或第三方 IP 开发类似的架构。
英特尔可以为其内部产品访问 AIB。AIB 还在 CHIPS 联盟网站上以开源、免版税技术的形式提供给第三方。
AIB 的新版本正在开发中。行业联盟 CHIPS 联盟最近发布了 AIB 2.0 版规范草案。AIB 2.0 的边缘带宽密度是 AIB 1.0 的六倍以上。
然而，对于大多数公司来说，开发类似小芯片的架构是一项重大挑战。从不同供应商那里获得可互操作和经过测试的小芯片的能力仍然是一个未经证实的模型。
这里有一个解决方案。例如，Blue Cheetah Analog Design 正在为 AIB 开发一个发生器。生成器可跨各种流程启用签核就绪的 AIB 自定义块。“通过以按钮速度生产定制块，Blue Cheetah 的发生器减少了生产流片就绪 IP 所需的上市时间和工程工作量，”Blue Cheetah 首席执行官 Krishna Settaluri 说。
这并不能解决所有问题。一方面，小芯片需要已知的良好芯片。如果堆栈中的一个或多个裸片出现故障，则整个封装可能会失败。因此，供应商需要具有良好过程控制的健全制造策略。
CyberOptics 研发副总裁 Tim Skunes 表示：“随着先进封装工艺变得越来越复杂，功能更小，对有效工艺控制的需求不断增长。 ” “鉴于这些工艺使用昂贵的已知良好模具，失败的成本很高。”
更多小芯片
对于高级封装，供应商使用现有的互连方案。在封装中，管芯使用铜微凸块和柱子堆叠和连接。凸块/支柱在不同设备之间提供了小型、快速的电气连接。
最先进的微凸块/柱是具有 40μm 至 36μm 间距的微小结构。凸块/支柱是使用各种设备开发的。然后，使用晶圆键合机堆叠和键合管芯。
为此，该行业使用热压粘合 (TCB)。TCB 键合机拾取一个芯片并将凸块与另一个芯片的凸块对齐。
TCB 是一个缓慢的过程。此外，凸块/支柱正在接近其物理极限，大约为 20μm 间距。
这就是一种称为混合键合的新技术的用武之地。仍在研发中使用铜对铜互连进行封装、混合键合堆栈和键合芯片。与现有的堆叠和键合方法相比，它以更低的功耗提供更多带宽。
代工厂正在开发用于高级封装的混合键合。例如，台积电正在开发一种称为集成芯片系统 (SoIC) 的技术。使用混合键合，台积电的 SoIC 可实现亚 10μm 间距的类 3D 小芯片架构。
近日，台积电公布了其SoIC路线图。到年底，SoIC 将以 9μm 键距推出，随后在 2021 年中期推出 6μm 和 2023 年初推出 4.5μm。
将混合键合从实验室转移到晶圆厂并不是一个简单的过程。“铜混合键合的主要工艺挑战包括防止空洞的表面缺陷控制、支持稳健混合键合焊盘接触的纳米级表面轮廓控制，以及控制顶部和底部芯片上铜焊盘的对齐，”Stephen Hiebert 说，KLA营销高级总监。
同时，其他人也在开发小芯片。例如，在通信行业，OEM 将大型以太网交换机 SoC 集成到系统中。SoC 由同一芯片上的以太网交换机芯片和SerDes组成。
TE Connectivity 的技术专家兼行业标准经理 Nathan Tracy 表示：“随着我们的速度越来越快，以及光刻技术的几何形状越来越精细，模拟和数字结构的缩放比例不一样了。” Tracy 也是 OIF 的主席。
“如果你有一个开关芯片，它就有一个数字部分。然后，您有 SerDes，一个为芯片提供 I/O 的串行器/解串器。那是一个模拟结构。它不能很好地扩展，”Tracy 说。
随着系统向更快的数据速率发展，SerDes 占用了太多空间。因此，在某些情况下，SerDes 功能与较大的芯片分离并分解为较小的芯片或小芯片。
然后，所有芯片都集成在一个 MCM 中。大开关芯片位于中间，周围是四个较小的 I/O 小芯片。
这就是标准适合这里的地方。OIF 正在开发一种称为 CEI-112G-XSR 的技术。XSR 连接 MCM 中的小芯片和光学引擎。
显然，先进封装是一个狂热的市场，有越来越多的新选择。
这对客户很重要。具有芯片缩放功能的单片芯片不会消失。但它变得越来越难，越来越昂贵。---Mark LaPedus
